【日本專家】採chiplet・矽橋Silicon Bridge・3D Fan-Out封裝的半導體元件之積體化製程和今後開發動向

活動日期
2023/08/08+09(二)(三),09:30-16:30(北+南)

活動資訊
■語言:日文演說,中文逐步口譯。
■內容
如何實現三次元集成化、Fan-Out型封裝、Panel Level Process (PLP)…etc.
本課題將逐步整理構成chiplet、Si Bridge、Fan Out型封裝的基礎、以及半導體設備集成化以往至今的開發經過,並展望先進封裝未來的開發動向及市場趨勢。
在5月舉行的IMEC年度活動中,提出了在2030年代後期發展到Å世代的半導體元件開發路線圖。今後隨著人工智能認知度的加深,轉向服務型經濟的社會,為了能作為面對脫碳社會永續發展的基礎,勢必降低先進半導體設備的電力消費功耗。元件的微細化製程和高性能封裝的開發,被視爲是推動車輛前進的兩個輪子。
將功能各異的複數個晶片、整合在小晶片(chiplet)上的先進處理器(processor),已投入市場,作為AI和HPC用途。另一方面,美國智慧型手機大廠採用的InFO,雖然標誌著扇出型封裝開始正式普及,但尚未滲透到多樣化產品的應用中。
PLP作為FOWLP擴展到面板的延伸,不僅大幅提高生產效率,更可望建構全新的生態體系,雖然進展速度緩慢,但它正在滲透到一些民生用品和車載產品的市場。
本次課題將著重回顧構成小晶片、矽橋和扇出型封裝的基本製程,並整理半導體元件集成化至今的發展背景,展望先進封裝今後的開發動向及市場趨勢。"
1.中間區域製程
 1.1 中間區域製程的定位
 1.2 中間區域製程的新發展
2.三次元半導體集成技術
 2.1 Logic-Memory integration開發的經過:
  (a) 從 Si中介層到 Si橋
  (b) 從 Hybrid bonding 到 3D chiplet
  (c) 核心製程(Micro-Bump・RDL・CoC・TSV)的基礎
 2.2微細RDL的多層化
  (a) BEOL 和 RDL 的製程差距
  (b) 研究SAP的課題和是否需要導入鑲嵌工藝(damascene process)
  (c) 金屬配線的Electromigration(電遷移)可靠度的基礎
3.Fan-Out型封裝技術
 3.1 FOWLP的現狀和課題
  (a) 製程選項(Chip First・RDL First)
  (b) 材料的物性指標、FOWLP材料的成本模型
 3.2 Through Mold Interconnect (TMI) 製程
  (a) 降低3D-FO integration的成本(從Pillar First到Via First)
  (b) 利用感光性模塑樹脂的製程提案
4. Panel Level Process(PLP)的進展
 4.1混合產品方案
 4.2 製程高質量化和量產化的課題
 
■主講人
日本業界專家 / 東芝(株)退役專家。專長於半導體設備、中間領域製程、3D-IC整合
 
■地點規劃
✓台北會議室(講師、翻譯員)
✓台南會議室
※辦理方式將視疫情等狀況,滾動式調整授課方式

 

活動辦法
■報名洽詢:(02)2536-4647#10張小姐(電子郵箱sumken@sum-ken.com)
■優惠方案:
原價12,800元/人,政府補助6,000元,學員自付6,800、6,400、6,000元/1、2、3人
※ 請於開課日期【前7天完成繳費】,中國信託銀行(822)城北分行 657-540116548三建資訊有限公司※
 

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